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Temario del curso
Fundamentos de la arquitectura RISC-V y panorama general del ecosistema
Panorama de la ISA RISC-V y su adopción industrial
- La filosofía de las ISA abiertas y el proceso de estandarización llevado a cabo por RISC-V International
- Conceptualización básica de RISC-V: arquitectura de carga-almacenamiento, archivo de registros y ordenación de bytes
- Comparativa con ARM, x86 y POWER: ventajas y limitaciones en entornos computacionales heterogéneos
- Evaluación del grado de madurez del ecosistema: presencia de SiFive, T-Head, Western Digital y la creciente comunidad de diseño de silicio de código abierto
- Interfaces estandarizadas: ISA privilegiada de RISC-V y capa de abstracción de software para el nivel máquina (MSBL)
Modelos de memoria y conformidad con las ABI
- Especificaciones arquitectónicas no privilegiadas: mapeo de registros de control, gestión de excepciones y jerarquía de memoria
- Conjuntos de instrucciones RV32I/RV64I y cumplimiento de las ABI para facilitar la portabilidad binaria entre plataformas
- Convenciones de ordenación de memoria e instrucciones de barrera necesarias en sistemas multiprocesador
Programación en ensamblador RISC-V y uso del toolchain del compilador
Desarrollo a nivel bajo con instrucciones RISC-V
- Instrucciones básicas de números enteros (I), operaciones de multiplicación/división (M) y extensiones para operaciones atómicas (A)
- Estrategias de programación adaptadas a sistemas RISC-V de 32 y 64 bits
- Convenciones de llamada y gestión del stack en entornos embebidos y sistemas de tiempo real
Manejo avanzado del toolchain de compilación
- Toolchain basado en LLVM: Clang, LLVM y Binutils orientados a la compilación cruzada para RISC-V
- Configuración de scripts de vinculación, secciones de código y organización de la memoria en entornos sin sistema operativo o con RTOS
- Uso de intrínsecos del compilador, niveles de optimización y ajustes basados en análisis de rendimiento
- Flujos de trabajo para desarrollo de toolchains de código abierto: construcción, pruebas y empaquetado de GCC/Clang adaptados a RISC-V
Desarrollo de sistemas embebidos y uso de sistemas operativos de tiempo real
Programación bare-metal y con RTOS
- Desarrollo en Rust para entornos RISC-V: abstracciones eficientes, gestión segura de memoria y programación directa sobre hardware
- Entornos No-Std: diseño de vinculadores personalizados, creación de controladores de dispositivos y acceso a memoria mapeada por hardware
- Implementación de Zephyr RTOS y Buildroot como BSP para plataformas RISC-V
- Programación con periféricos: GPIO, I2C, SPI, UART y controladores DMA
Optimización de consumo energético y rendimiento
- Gestión dinámica de relojes, dominios de potencia y técnicas para minimizar el consumo en modo bajo carga
- Análisis detallado del rendimiento mediante simuladores y contadores de desempeño físicos
- Ajuste fino de la latencia de interrupciones en aplicaciones donde la seguridad y el tiempo son críticos
Desarrollo del kernel Linux y firmware de arranque para RISC-V
Firmware e implementación del bootloader
- OpenSBI (implementación del estándar SBI): creación de firmware para el arranque inicial de sistemas
- UEFI/EDK II en RISC-V: desarrollo de pilas modernas de firmware y procedimientos de boot
- Adaptación de Coreboot y U-Boot a ordenadores monolíticos basados en RISC-V
Integración con el kernel Linux
- Aportes al kernel principal de RISC-V: adaptación de árboles de dispositivos, topología multicore y controladores para interrupciones (AIA)
- Diseño y configuración de BSP por parte de fabricantes específicos para SoC propios
- Compatibilidad con sistemas de archivos, protocolos de red e integración de contenedores (Docker, Kubernetes) en plataformas RISC-V
Diseño de SoC basados en RISC-V y prototipado mediante FPGA
Arquitecturas multicore y su integración en sistemas
- Métodos para diseñar redes sobre chip (NoC) orientadas a procesadores RISC-V con múltiples núcleos
- Mecanismos de coherencia de caché Axi4/CHI y protocolos de comunicación entre procesadores
- Integración de componentes IP de código abierto: OpenCores, ChIPS Framework y módulos RTL proporcionados por distintas empresas
- Diseño de matrices de bus y controladores de memoria compatibles con DDR, SRAM, eMMC y PCIe
Prototipado rápido mediante FPGA
- Síntesis y implementación en FPGA de núcleos RISC-V como BOOM, VexRiscv o PULP
- Aplicación de afirmaciones SystemVerilog (SVA) y metodologías de verificación funcional basadas en UVM
- Uso de herramientas de verificación formal y pruebas basadas en propiedades para validar correctamente el núcleo RISC-V
Extensiones vectoriales de RISC-V y aceleración orientada a dominios específicos
Estudio profundo de la extensión RVV (RISC-V Vector)
- Operaciones de carga-almacenamiento vectorial, cálculos híbridos tipo multiply-add (VFMA) y aceleración de operaciones matriciales
- Uso de vectores de longitud variable (VL, VLEN) para optimizar el rendimiento en escenarios SIMD específicos
- Manejo flexible de máscaras vectoriales, segmentos de datos y tipos de información adecuados para aplicaciones DSP o de Machine Learning
Diseño personalizado de instrucciones especializadas y aceleradores DSP
- Implementación de aceleradores orientados a dominios concretos mediante extensiones de instrucciones y mapeo de operaciones con CBAR
- Adaptaciones en el frontend del compilador para generar código basado en estas instrucciones nuevas
- Estrategias de partición entre hardware y software que permitan la integración definitiva en SoC en producción
Aceleración de IA e inferencia de Machine Learning en el borde con RISC-V
Diseño e implementación de NPU para procesadores RISC-V
- Arquitectura de Unidades de Procesamiento Neural: matrices sistólicas, núcleos tensoriales y compresión eficiente de pesos para implementar IA directamente en el chip
- Técnicas de cuantización (INT8, INT4, FP8) ideales para desplegar modelos de aprendizaje automático en dispositivos RISC-V con recursos limitados
- Compatibilidad con marcos populares: TensorFlow Lite Micro, ONNX Runtime y PyTorch Edge para la ejecución de tareas IA en plataformas RISC-V
Computación heterogénea orientada a flujos de inferencia de IA
- Diseño conjunto del procesador central RISC-V y el acelerador NPU especializado, combinados para implementar rutas de inferencia en tiempo real
- Optimización integral del subsistema de memoria: aprovechamiento eficaz del ancho de banda HBM o DDR para cargar activaciones y parámetros de modelos ML
- Gestión estratégica del consumo energético y control térmico necesarios en sistemas que realizan inferencias avanzadas en el borde
Seguridad hardware y computación confidencial sobre arquitecturas RISC-V
Protección física de la memoria e implementación de entornos de ejecución seguros
- Mecanismos como la Protección Física de Memoria (PMP) y el control del recorrido de páginas garantizando protecciones criptográficas críticas
- Entornos seguros tipo TEE en RISC-V: integración con OP-TEE y arquitecturas similares a SEV para mantener el código ejecutable bajo alta confidencialidad
- Estructura de boot resistente: raíz de confianza, arranque seguro y certificación fiable del inicio del sistema mediante pruebas criptográficas
Aceleración de operaciones criptográficas integrada en hardware
- Extensiones propias de RISC-V para criptografía (Zk, Zkr y K): soporte nativo para algoritmos SHA, AES, RSA, RSA-PSS y curvas elípticas ECC
- Incorporación progresiva de criptografía post-cuántica en procesadores RISC-V de próxima generación
- Contramedidas efectivas ante ataques por canales laterales: programación con tiempos constantes, técnicas de enmascaramiento y generación aleatoria confiable basada en hardware
Diseño avanzado de arquitecturas personalizadas e integración de nuevas extensiones ISA
Extensiones especializadas y diseño personalizado de instrucciones básicas
- Metodologías estructuradas para incorporar nuevas instrucciones: planificación de codificaciones, análisis de impacto en la ABI y protocolos formales de presentación a RISC-V International
- Diseño flexible de archivos de registros modulares mediante CBAR (registros base personalizados) para direccionar operandos con mayor eficiencia
- Estudio detallado del flujo de instrucciones, detección de peligros potenciales y adaptaciones necesarias en el pipeline lógico ante cambios propuestos
Fase final de validación y certificación para modificaciones arquitectónicas personalizadas
- Elaboración rigurosa de tests dirigidos a validar el correcto funcionamiento de las nuevas instrucciones propuestas mediante generación controlada o aleatoria de casos de prueba
- Implementación y ejecución de marcos integrales de regresión y métricas precisas para asegurar la adopción sin anomalías en los nuevos diseños
- Pruebas de interoperabilidad que garanticen el correcto uso de tales instrucciones incluso cuando interactúan con código preexistente bajo normativas ABI vigentes
Aplicaciones RISC-V críticas para seguridad y en entornos automotrices
Conformidad funcional, seguridad operativa y estándares aplicables al sector automoción
- Cumplimiento exhaustivo con la normativa ISO 26262 para procesadores RISC-V destinados a vehículos motorizados
- Definición detallada de categorías ASIL-Q y elaboración completa de documentación obligatoria relacionada con el funcionamiento fiable del IP de silicio basado en RISC-V
- Mecanismos comprobados para manejo determinista de interrupciones, configuración de pares de núcleos idénticos (lockstep) y protección integral del acceso a memoria en sistemas automotrices altamente sensibles
Despliegue en aplicaciones industriales de tiempo real y computación periférica
- Cumplimiento estricto con IEC 61508 para niveles SIL exigidos y planificación de tareas con temporalidad rigurosa en plataformas multicore RISC-V
- Desarrollo de puertas de enlace IoT industriales utilizando procesadores RISC-V, integrando capacidades de conectividad, análisis local de datos y actualizaciones firmadas del firmware mediante protocolos OTA
Proyecto práctico final: desarrollo completo de un sistema basado en RISC-V
Implementación integral a lo largo de todas sus fases clave
- Definición detallada de la arquitectura objetivo: especificación exhaustiva de extensiones ISA deseadas y configuración exacta del núcleo a desarrollar
- Codificación lógica en SystemVerilog respaldada por suites exhaustivas de pruebas UVM junto con verificaciones formales que confirmen ausencia total de errores potenciales
- Prototipado inmediato mediante FPGA, generación y validación del código necesario para el arranque y diseño completo de controladores de bajo nivel ejecutables sin OS
- Adaptación precisa tanto del toolchain compilador como del BSP correspondiente a Linux dirigido exclusivamente al núcleo RISC-V desarrollado individualmente
- Aplicación práctica de técnicas avanzadas para integración de NPU, reducción inteligente del volumen numérico mediante cuantización y medición objetiva del desempeño en tiempo real
- Evaluación estricta de requisitos de seguridad: garantía absoluta de ejecución conforme al modelo PMP, instalación irrefutable del boot confiable y análisis técnico respecto a rapidez y eficacia de los operadores criptográficos incluidos
- Documentación estructurada respecto a la planificación arquitectónica, estrategias competitivas para protección IP, así como exposición final ante colectivos multidisciplinarios integrantes del proyecto
Requerimientos
Ninguno.
21 Horas
Formación Corporativa a Medida
Soluciones de formación diseñadas exclusivamente para empresas.
- Contenido personalizado: Adaptamos el temario y los ejercicios prácticos a los objetivos y necesidades reales del proyecto.
- Calendario flexible: Fechas y horarios adaptados a la agenda de su equipo.
- Modalidad: Online (en directo), In-company (en sus oficinas) o Híbrida.
Precio por grupo privado (formación online) desde 4350 € + IVA*
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Reseñas (2)
Las explicaciones y la interactividad del instructor fueron excelentes; realmente llevó el tema muy bien. Aunque probablemente no tenía suficiente experiencia, ¡aprendí mucho de ello!
Pieter Bruynseels - Spot Buy Center BV
Curso - Design Patterns
Traducción Automática
Me gustó la plataforma que usamos. Fue realmente agradable y fácil de usar. Me gustó la sección de TypeScript, en particular la parte sobre espacios de nombres y módulos.
Robert - DB Global Technology
Curso - JavaScript - Advanced Programming
Traducción Automática
