RISC-V desde el software hasta el silicio: programación, Linux, FPGA y aplicaciones de IA

Fundamentos de la arquitectura RISC-V y visión general del ecosistema

Paisaje de la ISA RISC-V y adopción en la industria

• Filosofía de ISA abierta y el panorama de estandarización de RISC-V International
• Modelo mental de RISC-V: Arquitectura de carga-almacenamiento (Load-Store), archivo de registros y orden de bytes
• Comparación con ARM, x86 y POWER: Compromisos (trade-offs) para arquitecturas de computación heterogénea
• Evaluación de la madurez del ecosistema: SiFive, T-Head, Western Digital y la creciente comunidad de silicio de código abierto
• Interfaces estandarizadas: ISA Privilegiada RISC-V, Capa de Abstracción de Software de Máquina (MSBL)

Modelos de memoria y cumplimiento de ABI

• Especificación de arquitectura no privilegiada: mapa de CSR, manejo de excepciones y jerarquías de memoria
• Conjuntos de instrucciones RV32I / RV64I y cumplimiento de ABI para portabilidad binaria entre plataformas
• Convenciones de ordenación de memoria e instrucciones de barrera para sistemas multiprocesador

Programación de ensamblador RISC-V y cadena de herramientas del compilador

Programación de instrucciones de bajo nivel

• Extensiones de instrucciones enteras básicas (I), Multiplicación/División (M) y operaciones atómicas (A)
• Estrategias de programación conscientes de la cantidad de bits para objetivos RISC-V de 32 y 64 bits
• Convenciones de llamada y gestión del marco de pila para sistemas embebidos y de software en tiempo real

Dominio de la cadena de herramientas del compilador

• Cadena de herramientas del compilador basada en LLVM: Clang, LLVM, Binutils para la compilación cruzada de RISC-V
• Scripts de enlazador, secciones y configuración del diseño de memoria para entornos bare-metal y RTOS
• Funciones internas del compilador (intrinsics), niveles de optimización y ajuste de código basado en perfiles
• Flujos de trabajo para el desarrollo de cadenas de herramientas de código abierto: construcción, pruebas y empaquetado de cadenas de herramientas GCC/Clang personalizadas

Desarrollo de sistemas embebidos y sistemas operativos en tiempo real

Programación Bare-Metal y RTOS

• Programación de sistemas en Rust para RISC-V: abstracciones de costo cero, gestión de memoria no segura y desarrollo bare-metal
• Entornos No-Std: enlazadores personalizados, desarrollo de controladores de dispositivos y E/S mapeada en memoria
• Desarrollo de BSP para Zephyr RTOS y Buildroot para objetivos RISC-V
• Interfaz con periféricos: programación de GPIO, I2C, SPI, UART y controladores DMA

Optimización de potencia y rendimiento

• Compuerta de reloj (clock gating), gestión de dominios de potencia y optimización de modos de bajo consumo
• Análisis de rendimiento preciso a nivel de ciclo con perfiles de simulación y contadores de rendimiento de hardware
• Ajuste de la latencia de interrupciones en tiempo real para aplicaciones críticas para la seguridad

Desarrollo del kernel de Linux y del bootloader para RISC-V

Ecosistema de firmware de arranque y bootloaders

• OpenSBI (implementación de la especificación SBI): desarrollo de firmware del bootloader
• UEFI/EDK II en RISC-V: desarrollo de la pila de arranque de firmware moderna
• Porteo de Coreboot y U-Boot para ordenadores de placa única con RISC-V

Integración del kernel de Linux

• Contribuciones al kernel principal de RISC-V: superposiciones de árbol de dispositivos (device tree overlays), topología de CPU y desarrollo de controladores de controlador de interrupciones (AIA)
• Desarrollo de BSP del proveedor y configuración del kernel para plataformas SoC personalizadas
• Soporte de sistemas de archivos, pila de red y virtualización de contenedores (Docker, Kubernetes) en sistemas host RISC-V

Diseño de SoC RISC-V y prototipado en FPGA

Arquitectura e integración de SoC multinúcleo

• Metodologías de diseño de Red en Chip (NoC) para procesadores RISC-V multinúcleo
• Coherencia de caché Axi4/CHI y protocolos de comunicación entre procesadores
• Integración de IP de código abierto: OpenCores, ChIPS Framework y componentes RTL de proveedores
• Diseño de matriz de buses e integración de controladores de memoria (DDR, SRAM, eMMC, PCIe)

Prototipado de procesadores basados en FPGA

• Síntesis e implementación en FPGA del núcleo RISC-V (p. ej., BOOM, VexRiscv, PULP)
• Aserciones SystemVerilog (SVA) y metodología de verificación funcional basada en UVM
• Herramientas de verificación formal y pruebas basadas en propiedades para la validación del núcleo RISC-V

Extensiones vectoriales RISC-V y aceleración específica del dominio

Análisis detallado de la extensión RVV (Vector RISC-V)

• Carga/almacenamiento vectorial, multiplicación-suma fusionada vectorial (VFMA) y aceleración del cálculo de matrices
• Operaciones vectoriales de longitud variable (VL, VLEN) para la ejecución SIMD optimizada para la carga de trabajo
• Operaciones de máscara vectorial, control de segmentos y flexibilidad de tipos de datos para cargas de trabajo de DSP y ML

Diseño de instrucciones específicas del dominio y DSP personalizado

• Diseño de aceleradores específicos del dominio a través de extensiones personalizadas e interfaces de operandos basadas en CBAR
• Modificaciones al frontend del compilador para la generación de instrucciones personalizadas y emisión de código
• Estrategias de partición hardware-software para la integración de aceleradores en SoC de producción

Aceleración de IA y Machine Learning en el borde con RISC-V

Diseño e integración de NPU para procesadores RISC-V

• Arquitectura de la Unidad de Procesamiento Neuronal (NPU): matrices sistólicas, núcleos de tensor y compresión de pesos para aceleración de IA en chip
• Técnicas de cuantización de modelos (INT8, INT4, FP8) para la implementación en el borde con RISC-V
• Compatibilidad de frameworks: TensorFlow Lite Micro, ONNX Runtime y PyTorch Edge en objetivos RISC-V

Computación heterogénea para cargas de trabajo de IA

• Co-diseño de la CPU host RISC-V con la NPU aceleradora de IA para pipelines de inferencia en tiempo real
• Optimización del subsistema de memoria: gestión del ancho de banda HBM/DDR para pesos y activaciones de modelos de ML
• Gestión de presupuesto térmico y de potencia para sistemas de inferencia de IA en el borde

Seguridad del hardware y computación confidencial en RISC-V

Protección de memoria física y ejecución confiable

• Protección de Memoria Física (PMP) y mecanismos de seguridad del explorador de tablas de páginas
• Arquitecturas Secure Enclave/TEE para RISC-V: integración de OP-TEE, entornos de ejecución confiables de clase SEV
• Seguridad de la cadena de arranque: raíz de confianza, arranque seguro y verificación de arranque medido

Aceleración criptográfica

• Extensiones criptográficas de RISC-V (extensiones Zk, Zkr, K): aceleración de SHA, AES, RSA, RSA-PSS y ECC
• Integración de criptografía poscuántica (PQC) para procesadores RISC-V de próxima generación
• Técnicas de mitigación de ataques de canal lateral: programación en tiempo constante, enmascaramiento y generadores de números aleatorios de hardware

Arquitectura personalizada avanzada y diseño de extensiones ISA

Arquitectura específica del dominio y extensiones de instrucciones personalizadas

• Metodología de diseño de extensiones ISA: codificación, tablas de codificación, análisis de impacto en la ABI y proceso de envío de especificaciones a RISC-V International
• Diseño de archivo de registros personalizado con CBAR (Registros de Dirección Base Personalizados) para la despacho de operandos
• Entubado de instrucciones (pipelining), detección de conflictos (hazards) y modificaciones de la tubería para extensiones personalizadas

Verificación y aprobación (signoff) de modificaciones de arquitectura personalizada

• Diseño de bancos de pruebas (testbench) para extensiones personalizadas: generación de estímulos dirigidos vs. aleatorios con restricciones
• Frameworks de pruebas de regresión y verificación dirigida por cobertura para modificaciones arquitectónicas
• Pruebas de interoperabilidad: asegurarse de que las instrucciones personalizadas funcionen dentro de las restricciones de ABI establecidas

Aplicaciones RISC-V críticas para la seguridad y del sector automotriz

Cumplimiento de normas de seguridad funcional y automotrices

• Cumplimiento de la seguridad funcional ISO 26262 para procesadores RISC-V automotrices
• Clasificación ASIL-Q y desarrollo de manuales de seguridad para IP de silicio RISC-V
• Manejo determinista de interrupciones, pares de núcleos en lockstep y protección de memoria para sistemas RISC-V críticos para la seguridad

Aplicaciones industriales en tiempo real y de computación en el borde

• Cumplimiento de SIL IEC 61508 y programación determinista en plataformas multinúcleo RISC-V
• Desarrollo de gateways de IoT industrial con RISC-V: conectividad, analítica en el borde y sistemas de actualización de firmware OTA

Proyecto final: Desarrollo de sistema RISC-V de extremo a extremo

Proyecto de ciclo de vida completo

• Especificación de arquitectura: diseño de extensiones ISA y configuración del núcleo para un caso de uso definido
• Implementación RTL en SystemVerilog con bancos de pruebas UVM y cobertura de verificación formal
• Prototipado en FPGA, desarrollo de firmware de arranque e integración de la pila de controladores bare-metal
• BSP de Linux y personalización de la cadena de herramientas para el núcleo RISC-V personalizado
• Despliegue de cargas de trabajo de IA: integración de NPU, cuantización de modelos y pruebas de rendimiento
• Validación de seguridad: aplicación de PMP, arranque seguro y pruebas de rendimiento de aceleración criptográfica
• Documentación técnica de arquitectura, análisis de estrategia de IP y presentación ante equipos multifuncionales