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Temario del curso
Fundamentos de la Arquitectura RISC-V y Visión General del Ecosistema
Paisaje de ISA de RISC-V y Adopción Industrial
- Filosofía de ISA abierta y el panorama de estandarización de RISC-V International
- Modelo mental de RISC-V: Arquitectura Load-Store, Registro de Registros (Register File), Ordenación de Bytes
- Comparativa con ARM, x86 y POWER: Compensaciones para arquitecturas de computación heterogénea
- Evaluación de la madurez del ecosistema: SiFive, T-Head, Western Digital y la creciente comunidad de silicio de código abierto
- Interfaces estandarizadas: RISC-V Privileged ISA, Capa de Abstracción de Software de Máquina (MSBL)
Modelos de Memoria y Cumplimiento de ABI
- Especificación de Arquitectura No Privilegiada: mapa de CSR, manejo de excepciones y jerarquías de memoria
- Conjuntos de instrucciones RV32I / RV64I y cumplimiento de ABI para portabilidad binaria multiplataforma
- Convenciones de ordenación de memoria e instrucciones de barrera para sistemas multiprocesador
Programación en Ensamblador RISC-V y Toolchain de Compiladores
Programación de Instrucciones de Bajo Nivel
- Instrucciones enteras base (I), Multiplicación/División (M) y extensiones de Operaciones Atómicas (A)
- Estrategias de programación conscientes del tamaño de palabra para objetivos RISC-V de 32 y 64 bits
- Convenciones de llamada y gestión de marcos de pila para sistemas de software embebido y en tiempo real
Dominio de la Toolchain de Compiladores
- Toolchain basada en LLVM: Clang, LLVM, Binutils para compilación cruzada en RISC-V
- Scripts de enlace, secciones y configuración del diseño de memoria para entornos bare-metal y RTOS
- Intrínsecos del compilador, niveles de optimización y ajuste de código impulsado por perfilado
- Flujos de trabajo de desarrollo de toolchain de código abierto: construcción, prueba y empaquetado de toolchains GCC/Clang personalizadas
Desarrollo de Sistemas Embebidos y Sistemas Operativos en Tiempo Real
Programación Bare-Metal y RTOS
- Programación de sistemas en Rust para RISC-V: abstracciones de costo cero, gestión de memoria insegura y desarrollo bare-metal
- Ambientes No-Std: vinculadores personalizados, desarrollo de controladores de dispositivos y E/S mapeada en memoria
- Desarrollo del BSP de Zephyr RTOS y Buildroot para objetivos RISC-V
- Interfaz con periféricos: programación de GPIO, I2C, SPI, UART y controladores DMA
Optimización de Energía y Rendimiento
- Apagado de relojes (Clock gating), gestión de dominios de potencia y optimización de modos de bajo consumo
- Análisis de rendimiento ciclo a ciclo con simuladores de perfilado y contadores de rendimiento hardware
- Ajuste de latencia de interrupciones en tiempo real para aplicaciones críticas para la seguridad
Desarrollo del Kernel de Linux y Bootloader para RISC-V
Ecosistema de Firmware de Arranque y Bootloader
- OpenSBI (implementación de la especificación SBI): desarrollo de firmware de arranque
- UEFI/EDK II en RISC-V: desarrollo de la pila de arranque de firmware moderno
- Puertos de Coreboot y U-Boot para ordenadores de placa única RISC-V
Integración del Kernel de Linux
- Contribuciones al kernel principal de RISC-V: superposiciones de árbol de dispositivos, topología de CPU y desarrollo de controladores para controladores de interrupciones (AIA)
- Desarrollo del BSP de proveedor y configuración del kernel para plataformas SoC personalizadas
- Soporte de sistemas de archivos, pila de red y soporte de contenedores (Docker, Kubernetes) en sistemas host RISC-V
Diseño de SoC RISC-V y Prototipado en FPGA
Arquitectura e Integración de SoC Multicore
- Metodologías de diseño de Redes en Chip (NoC) para procesadores multicore RISC-V
- Protocolos de coherencia de caché y comunicación interproceso Axi4/CHI
- Integración de IP de código abierto: OpenCores, Framework ChIPS y componentes RTL de proveedores
- Diseño de matrices de bus e integración de controladores de memoria (DDR, SRAM, eMMC, PCIe)
Prototipado de Procesadores Basado en FPGA
- Síntesis e implementación en FPGA del núcleo RISC-V (ej. BOOM, VexRiscv, PULP)
- Metodología de verificación funcional basada en Aserciones SystemVerilog (SVA) y UVM
- Herramientas de verificación formal y pruebas basadas en propiedades para la validación del núcleo RISC-V
Extensiones Vectoriales RISC-V y Aceleración Específica del Dominio
Análisis Profundo de la Extensión RVV (RISC-V Vector)
- Carga/Almacenamiento vectorial, multiplicación-acumulación fusionada vectorial (VFMA) y aceleración de computación matricial
- Operaciones vectoriales de longitud variable (VL, VLEN) para ejecución SIMD optimizada por carga de trabajo
- Operaciones de máscara vectorial, control de segmentos y flexibilidad de tipos de datos para cargas de trabajo DSP y ML
Diseño de Instrucciones Personalizadas DSP y Específicas del Dominio
- Diseño de aceleradores específicos del dominio mediante extensiones personalizadas e interfaces de operandos basadas en CBAR
- Modificaciones al frontend del compilador para la generación de instrucciones personalizadas y emisión de código
- Estrategias de partición hardware-software para la integración de aceleradores en SoCs de producción
Aceleración de IA y Aprendizaje Automático Periférico en RISC-V
Diseño e Integración de NPU para Procesadores RISC-V
- Arquitectura de Unidad de Procesamiento Neural: arreglos soplísticos, núcleos tensoriales y compresión de pesos para aceleración de IA en chip
- Técnicas de cuantización de modelos (INT8, INT4, FP8) para implementación periferica en RISC-V
- Compatibilidad con frameworks: TensorFlow Lite Micro, ONNX Runtime y PyTorch Edge en objetivos RISC-V
Computación Heterogénea para Cargas de Trabajo de IA
- Codiseño del CPU host RISC-V con NPU acelerador de IA para pipelines de inferencia en tiempo real
- Optimización del subsistema de memoria: gestión del ancho de banda HBM/DDR para pesos y activaciones de modelos ML
- Presupuesto térmico y de energía para sistemas de inferencia de IA periferica
Seguridad Hardware y Computación Confidencial en RISC-V
Protección de Memoria Física y Ejecución de Confianza
- Protección de Memoria Física (PMP) y mecanismos de seguridad del caminante de tablas de páginas
- Arquitecturas de Enclave Seguro/TEE para RISC-V: integración de OP-TEE, entornos de ejecución confidencial tipo SEV
- Seguridad de la cadena de arranque: raíz de confianza, arranque seguro y atestación de lanzamiento medido
Aceleración Criptográfica
- Extensiones criptográficas RISC-V (Zk, Zkr, K): aceleración de SHA, AES, RSA, RSA-PSS y ECC
- Integración de criptografía post-cuántica (PQC) para procesadores RISC-V de próxima generación
- Técnicas de mitigación de ataques de canal lateral: programación en tiempo constante, enmascaramiento y generadores de números aleatorios hardware
Diseño de Arquitectura Personalizada Avanzada y Extensiones ISA
Arquitectura Específica del Dominio y Extensiones de Instrucciones Personalizadas
- Metodología de diseño de extensiones ISA: codificación, tablas de codificación, análisis de impacto en ABI y proceso de presentación a la especificación de RISC-V International
- Diseño de archivos de registro personalizados con CBAR (Registros Base de Dirección Personalizados) para despacho de operandos
- Pipelining de instrucciones, detección de hazard y modificaciones de tubería para extensiones personalizadas
Verificación y Validación Final de Modificaciones de Arquitectura Personalizada
- Diseño de bancos de prueba para extensiones personalizadas: generación de estímulos dirigida frente a aleatoria con restricciones
- Frameworks de pruebas de regresión y verificación impulsada por cobertura para modificaciones arquitectónicas
- Pruebas de interoperabilidad: asegurar que las instrucciones personalizadas funcionen dentro de las limitaciones establecidas del ABI
Aplicaciones RISC-V Críticas para la Seguridad y Automoción
Cumplimiento de Seguridad Funcional y Normas Automotrices
- Cumplimiento de seguridad funcional ISO 26262 para procesadores automotrices RISC-V
- Clasificación ASIL-Q y desarrollo de manuales de seguridad para IP de silicio RISC-V
- Gestión determinista de interrupciones, pares de núcleos en modo lockstep y protección de memoria para sistemas RISC-V críticos para la seguridad
Aplicaciones Industriales en Tiempo Real y Computación Periférica
- Cumplimiento IEC 61508 SIL y planificación determinista en plataformas multicore RISC-V
- Desarrollo de gateways de IoT industrial con RISC-V: conectividad, análisis periferico y sistemas de actualización de firmware OTA
Proyecto Final: Desarrollo de Sistemas RISC-V de Extremo a Extremo
Proyecto de Ciclo de Vida Completo
- Especificación de arquitectura: diseño de extensiones ISA y configuración del núcleo para un caso de uso definido
- Implementación RTL en SystemVerilog con bancos de prueba UVM y cobertura de verificación formal
- Prototipado en FPGA, desarrollo de firmware de arranque e integración de la pila de controladores bare-metal
- BSP de Linux y personalización de toolchain para el núcleo RISC-V personalizado
- Implementación de cargas de trabajo de IA: integración de NPU, cuantización de modelos y análisis comparativo de rendimiento
- Validación de seguridad: aplicación de PMP, arranque seguro y análisis comparativo de aceleración criptográfica
- Documentación de arquitectura técnica, análisis de estrategia IP y presentación al equipo multifuncional
21 Horas
Formación Corporativa a Medida
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Testimonios (2)
Las explicaciones y la interactividad del instructor fueron excelentes; realmente llevó el tema muy bien. Aunque probablemente no tenía suficiente experiencia, ¡aprendí mucho de ello!
Pieter Bruynseels - Spot Buy Center BV
Curso - Design Patterns
Traducción Automática
Me gustó la plataforma que usamos. Fue realmente agradable y fácil de usar. Me gustó la sección de TypeScript, en particular la parte sobre espacios de nombres y módulos.
Robert - DB Global Technology
Curso - JavaScript - Advanced Programming
Traducción Automática
